Universal Verification Methodology (UVM Tester) (m/w)

Beschreibung

Aufgaben:

Aktuell sind wir auf der Suche nach einem Verification Engineer (m/w) für den Bereich UVM.

Sie sind verantwortlich für die Verifizierung von vorhandenen Designs im FPGA Umfeld..


Projekt-Nr.:
53564

Projekttitel:
Universal Verification Methodology (UVM Tester) (m/w)

Stellentyp:
freiberuflich

Einsatzort:
D8, München

Starttermin:
ASAP

Dauer:
6 Monate

Anforderungen:

+ Universal Verification Methodology/ UVM


Zusätzliche Informationen:

Konnten wir Ihr Interesse wecken? Dann freuen wir uns auf die Zusendung Ihres aussagekräftigen Qualifikationsprofils unter Angabe Ihrer Stundensatzvorstellung.


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