Harald Frank verfügbar

Harald Frank

FPGA Designer

verfügbar
Profilbild von Harald Frank FPGA Designer aus Ingolstadt
  • 85051 Ingolstadt Freelancer in
  • Abschluss: Dipl-Ing Elektrotechnik mit Schwerpunkt Mikroelek.
  • Stunden-/Tagessatz:
  • Sprachkenntnisse: deutsch (Muttersprache) | englisch (gut)
  • Letztes Update: 24.11.2017
SCHLAGWORTE
SKILLS
AHDL, VHDL, Verilog
Altera FPGA, OSYS, Altera VIP Suite, Avalon Bus, Timing Constraint, Stratix II, Cyclone IV, Cyclone V
Xilinx, Kintex
Microsemi/Actel ProASIC3, Libero
PCIe, SPI, I2C, I2S, UART, FIR Filter, PCIe, DMA, Bildverarbeitung, Gamma Correction, Open LDI Video, Audio Kleer, Arinc-429
Modelsim, Code Coverage, HDL Designer, Specman, e-HVL, C, Assemblerprogrammierung
Doors, DO254 Level C und Level E, Requirement Engineering
PROJEKTHISTORIE
Betreuung der Altera FPGA Prototypenboards der Firma El Camino GmbH
Zeitraum: 03.2001 – 04.2001
Aufgabenbereich: Betreuung der Altera FPGA Prototypenboards;
Tools: Quartus II, Mentor Modelsim, Nios II Embedded Design Suite;
Tätigkeit: Test der Prototypenboards bei Anlieferung;
Analyse und Behebung von Fehler auf dem Board;
Dokumentation der Testergebnisse;
Kundensupport;
Entwicklung von Testumgebungen mit Einsatz von VHDL und des
Prozessorsoftcores NIOS II;
Entwicklung von C-Testprogramme für NIOS II;
Erfahrung: Quartus II, VHDL, Altera FPGA, NIOS II, Mentor Modelsim, Inbetriebnahme von elektronischen Baugruppen;

Entwicklung FPGA Ansteuerung Kernspintomograph
Zeitraum: 01.2002 – 05.2002
Aufgabenbereich: Erstellung des FPGA Designs;
Tools: MAX+plusII;
Tätigkeit: Erstellung des FPGA Designs in AHDL;
Verifikation des AHDL Codes mit MAX+plusII Simulator;
Test und Inbetriebnahme beim Kunden;
Erfahrung: AHDL, Altera FPGA, MAX+plusII;

Consultant Verifikation 16bit C166 V1 Softcore
Zeitraum: 05.2001 – 12.2001
06.2002 – 07.2002
Aufgabenbereich: Aufbau, Durchführung und Dokumentation von Code Coverage;
Unterstützung des Verifikationsteams;
Tools: VNavigator, Modelsim, Specman, Clearcase;
Tätigkeit: Arbeit in einem internationalen Team (Detroit USA, Grenoble Frankreich, München
Deutschland) unter Anwendung entsprechender Kommunikationsmittel (PGP, FTP);
Erstellung der für Code Coverage notwendigen Skripte (Perl, Shell) auf Sun Solaris;
Analyse des C166 Verilogdesigns bezüglich Ergebnisse der Code Coverage
Regressionsläufe und Dokumentation im POD-Format;
Erstellung von Verifikationtests in e-HVL und Assemblersprache (C16x Instruction Set);
Erstellung von Teilmodule der Verifikationsumgebung in e-HVL;
Erfahrung: Verilog, Code Coverage, Specman, HVL 'e', Clearcase, Perl, C16x Insturction Set,
Assemblerprogrammierung, C166 Architektur, UNIX, Sun Solaris;

Consultant Verifikation der Central Unit in hiX V1.2.1 System
Zeitraum: 07.2004 – 08.2004
Aufgabenbereich: Unterstützung des Verifikationsteams;
Tools: Specman, Modelsim;
Tätigkeit: Entwicklung von Testbenchelementen, für ein VHDL Design, in e-HVL;
Erfahrung: Specman, HVL 'e', UNIX, Sun Solaris;

Consultant Bondout Team 88/Verification Team 66 bei Chip Card IFX/München
Zeitraum: 08.2002 – 06.2004
09.2004 – 04.2005
Aufgabenbereich: Unterstützung Boundout Team 88;
Unterstützung Verifikation Team 66;
Betreuung Regression;
Tools: NC-SIM Cadence, Debussy;
Tätigkeit: Erweiterung der Verifikationsumgebung auf Sun Solaris (Perl, Shell);
Durchführung der Regressionsläufe für verschiedene Chipderivate der SLE88
Serie und Bearbeitung/Dokumentation der Ergebnisse;
Erstellen von Verhaltensmodelle analoger Module in VHDL;
Pre-/Post-Silicon Verifikation einzelner Module der Chipderivate SLE66/SLE88 z.B.
USB-Modul (VHDL - Design);
Erfahrung: VHDL, Regression, Pre-/Post-Silicon Verifikation, USB, Clearcase, Perl, UNIX,
Sun Solaris, Assemblerprogrammierung, Chip Card Controller SLE66CL/SLE88;

Entwicklung Demonstrator GPON ONT
Zeitraum: 02.2006 – 11.2006
Aufgabenbereich: Erstellung des FPGA Designs;
Tools: QuartusII, Modelsim, Debussy;
Tätigkeit: Migration eines bestehenden ASIC-Designs (GPON Optical Network Termination,
VHDL), auf Altera StratixII Technologie;
Erstellung des FPGA Designs in VHDL und Einbindung des GPON ONT Designs, sowie eines MAC IP Cores;
Erstellung der Verifikationsumgebung in VHDL;
Verifikation des VHDL Designs unter Modelsim;
Test und Inbetriebnahme beim Kunden;
Erfahrung: Altera StratixII FPGA, VHDL, Ethernet, Avalon Bus;

Consultant Verifikation FM Radio ASIC
Zeitraum: 06.2007 – 07.2007
Aufgabenbereich: Unterstützung des Verifikationsteams;
Tools: Specman, Modelsim;
Tätigkeit: Entwicklung von Testbenchelementen, für ein VHDL Design, in e-HVL;
Erfahrung: Specman, e-HVL, AHB-Bus, UNIX, Sun Solaris, VHDL;

Entwicklung 16-Kanal Prozessor Board für VDSL2 DSM System
Zeitraum: 12.2006 - 05.2007
08.2007 – 04.2009
Aufgabenbereich: Entwicklung und Erstellung des FPGA Designs/Boards;
Tools: QuartusII, Modelsim, TI Code Composer Studio, Eclipse
Entwicklungsumgebung, Microsoft Word;
Tätigkeit: Entwurf der Architektur des FPGA Boards/Designs und Auswahl benötigter Komponenten (DSP-Modul, FPGA, SRAM);
Erstellung der Spezifikation des FPGA Boards/Designs unter Microsoft Word;
Erstellung der Spezifikation der DSP-Software;
Erstellung des FPGA-Design in VHDL;
Erstellung der Verifikationsumgebung in VHDL;
Verifikation des VHDL Designs unter Modelsim;
Verifikation des VHDL Designs mit Zuhilfenahme eines Referenzmodells (Eclipse);
Schnittstelle Kunde/Boardentwickler;
Entwicklung der DSP Software in C;
Test und Inbetriebnahme beim Kunden;
Erfahrung: Altera StratixII FPGA, VHDL, TI DSP, TMS320 DSP/BIOS, C, SRAM, LVDS, Avalon Bus;

Consultant Requirement Engineering von Xilinx FPGA Design für
Triebswerkssteuerung MTR390 (Eurocopter Tiger) und TP400 (Airbus A400M)

Zeitraum: 05.2009 – 04.2012
Aufgabenbereich: Requirement Engineer;
Unterstützung des Validierungsteams;
Tools: HDL Designer, DOORS, Dimensions, Visio;
Tätigkeit: Erstellung von PLD Dokumenten (Requirement, Conceptual Design) basierend auf Modul Spezifikation
Erstellen der Traceability zwischen den verschiedenen Dokumenten sowie zwischen VHDL Code und Conceptual Design
PLD Design Review (VHDL Code)
Validierung der Testbench´und Testcases
Erfahrung: Xilinx, HDL Designer, DOORS, VHDL, Requirement Engineering, Arinc-429, I2C, HSSL, Digitale Filter, FIR, MPC565, DO254 Level C und Level E;

Consultant FPGA Entwicklung von Transmitter für digitales terrestrisches Fernsehen
Zeitraum: 08.2012 - 08.2013
Aufgabenbereich: Unterstützung des FPGA-Teams;
Tools: HDL Designer, Matlab, Clearcase, ISE Design Suite, Quartus II,
Nios II Embedded Design Suite, Modelsim;
Tätigkeit: Erweiterung eines bestehenden VHDL Designs für DTMB Transmitter
Entwicklung eines VHDL Designs für Datentransfer CAN Bus
PCI Express
Erweiterung eines bestehenden VHDL Designs für DVB-T2 Transmitter mit Testmodulen (Interpolation, DDS)
Portierung eines SOPC Builder Systems nach QSYS
Erfahrung: Xilinx FPGA, Altera FPGA, fdatool, Interpolation, Altera QSYS, CAN Bus, PCI Express

Consultant FPGA Entwicklung für Bremssystem des Militärtransporters Embraer KC390
Zeitraum: 08.2013 - 01.2014
Aufgabenbereich: Unterstützung des FPGA-Teams;
Tools: Doors, Modelsim, Libero;
Tätigkeit: Validierung von Testprozeduren
Debugging VHDL Code
Erfahrung: Microsemi/Actel ProASIC3, Libero, DO254;

Consultant FPGA Entwicklung für Triebwerkssteuerung für LEAP-1A, LEAP-1B, LEAP-1C (Airbus A320neo, 737-MAX, Comac C919)
Zeitraum: 02.2014 - 08.2014
Aufgabenbereich: Unterstützung des FPGA-Teams;
Tools: Doors, Modelsim, Libero;
Tätigkeit: Validierung des VHDL Designs
Validierung von Testprozeduren
Erfahrung: Microsemi/Actel ProASIC3, Libero, DO254;

Entwicklung Ansteuerung für SENT-Bus (Single Edge Nibble Transmission) für die
Kommunikation von Sensoren und Steuergeräte in der Automobilelektronik

Zeitraum: 09.2014
Aufgabenbereich: Entwicklung des FPGA Designs;
Tools: Quartus II, Modelsim;
Tätigkeit: Spezifikation der Anforderungen in Verbindung mit dem Kunden
Erstellung des FPGA-Design als Qsys Komponente in Verilog
Verifikation des VHDL Designs unter Modelsim;
Test und Inbetriebnahme beim Kunden;
Erfahrung: SENT-Bus, Altera FPGA Cyclone IV;

Entwicklung Rear Seat Entertainment Display für Daimler S-Class
Zeitraum: 11.2014 – 03. 2015
Aufgabenbereich: Entwicklung des FPGA Designs;
Tools: Quartus II, Modelsim;
Tätigkeit: Erstellung des VHDL Designs
Verifikation des VHDL Designs unter Modelsim;
Test und Inbetriebnahme beim Kunden;
Erfahrung: Audio Resampling Filter; Audio Kleer, I2S, Gamma Correction, Open LDI Video,
Altera FPGA Cyclone IV

Consultant FPGA Entwicklung für Lageregelsystem
Zeitraum: 10.2014 – 04.2015
Aufgabenbereich: Unterstüzung des FPGA Teams;
Tools: Xilinx ISE, Vivado, Modelsim, HDL Designer, SynplifyPro;
Tätigkeit: Überprüfung der Constraints für das VHDL Design;
Code Coverage Analyse;
Migration des bestehenden Design in die Vivado Umgebung;
Erfahrung: Xilinx, Kintex, Timing Constraints;

Consultant FPGA Entwicklung für Geldzählmaschiene
Zeitraum: 05.2015 – 06.2016
Aufgabenbereich: Unterstützung des FPGA Teams;
Tools: Quartus, Modelsim;
Tätigkeit: Implementierung von IP-Modulen;
Entwicklung von Modulen in VHDL;
Erstellung von Testbenchelementen in VHDL;
Analyse von PCIe-DMA Lösungen von Altera und anderer IP Anbieter;
Inbetriebnahme;
Erfahrung: FIR Filter, Qsys, PCIe, DMA, Bildverarbeitung, Altera VIP Suite

Entwicklung Anbindung von Tuner Frontends an PCIe
Zeitraum: 07.2016 – 02.2017
Aufgabenbereich: Entwicklung des FPGA Designs;
Tools: Quartus II, Modelsim;
Tätigkeit: Erstellung des VHDL Designs
Verifikation des VHDL Designs unter Modelsim;
Test und Inbetriebnahme beim Kunden;
Erfahrung: Altera FPGA Cyclone V, PCIe, SPI, I2C, I2S, UART

Entwicklung FPGA für Mehrkanal Wirbelstromprüfung
Zeitraum: 03.2017 – 11.2017
Aufgabenbereich: Entwicklung des FPGA Designs;
Tools: Quartus II, Modelsim;
Tätigkeit: Erstellung des VHDL Designs
Verifikation des VHDL Designs unter Modelsim;
Test und Inbetriebnahme beim Kunden;
Erfahrung: Altera FPGA Cyclone V

 
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