Schlagwörter
Skills
- Hardware Designentwicklung für FPGAs und ASICs
- Spezifikation für Funktion, Implementierung und Test
- Kodierung in VHDL
- Design-/System-Simulation mit Modelsim
- Erstellung der Testbench, Testcases und Stimuli
- Synthese mit Design Compiler, Synplify, Leonardo, XST/Vivado (Xilinx)
- Netzlisten Verifikation / Statische Timing Analyse (STA)
Projekthistorie
Projekthistorie
09/2018 – 02/2019: Jena-Optronik GmbH
• Aufgabe:
Zweites Redesign für neue und geänderte Requirements des RFC
(Range Finder Controller) als Teil des LIDAR (Light Detection And
Ranging) Experiments zur automatischen Ankopplung eines autono-
men Transport Vehikels an die ISS. Realisierung in einem Micro-
semi FPGA vom Typ ProASIC3 A3PE3000 und RTAX2000SL.
Verifikation durch Simulation mit selbstentwickelter Testbench und
durch Hardware-Tests.
08/2018 – 11/2018: Laser Imaging Systems GmbH & Co.KG (Jena)
• Aufgabe:
VHDL-Entwicklung des Blocks RL_Pattern_Decoder mit Prozessor-
interface, Busadapter, Linebuffer, RL-Decoder und Serializer mit
Matrix-Pixel-Ausgang für Xilinx-FPGAs der Typen Virtex-6 240T-2
und Kintex-7 160T-1. Entwicklung einer Block-Testbench und Test-
cases zur funktionellen Verifikation in VHDL.
06/2018 – 08/2018: Laser Imaging Systems GmbH & Co.KG (Jena)
• Aufgabe:
Hardware-Inbetriebnahme der PixelRAM5 Baugruppe mit Matrix-
pixel-Funktion. Testcase-Erstellung, Simulation und Implementierung
der Änderungen und Verifikation am Testplatz. FPGA: Xilinx Artix-7
XC7A200T-1.
03/2018 – 05/2018: Laser Imaging Systems GmbH & Co.KG (Jena)
• Aufgabe:
Einarbeitung in QSFP-Adapter Exposure Unit 5. VHDL-Entwicklung
und Verifikation auf Blockebene für verschiedene Blöcke im Virtex6-
FPGA auf der Exposure-Unit5 Baugruppe. Block: AOA_Channel
Module mit AOA_pattern_generator.
12/2017 – 02/2018: Jena-Optronik GmbH
• Aufgabe:
Erstes Redesign für neue und geänderte Requirements des RFC
(Range Finder Controller) als Teil des LIDAR (Light Detection And
Ranging) Experiments zur automatischen Ankopplung eines auto-
nomen Transport Vehikels an die ISS. Realisierung in einem
Microsemi FPGA vom Typ ProASIC3 A3PE3000 und RTAX2000SL.
Verifikation durch Simulation mit selbstentwickelter Testbench und
durch Hardware-Tests.
02/2017 – 11/2017: Laser Imaging Systems GmbH & Co.KG (Jena)
• Aufgabe:
Erweiterung eines bestehenden FPGA-Designs um einen 3x3 Pixel zu 4 Bit Converter
für 24 Decoder-Kanäle und Austausch der drei XAUI-Cores durch RXAUI-Cores zur
Verdopplung der Übertragungsrate von 3,125 auf 6,25 GBit/s auf den Übertagungsleitungen.
Der FPGA ist vom Typ Xilinx Artix XC7A200T. Verifikation durch Simulation mit
selbstentwickelter Testbench und Erprobung am Prototyp.
12/2016 – 01/2017: Jena-Optronik GmbH
• Aufgabe:
Anpassung Serial TM/TC Interface und Implementierung eines Interpolations- und
Extrapolationsfilters in VHDL für einen FPGA von Microsemi (RTAX2000SL bzw.
ProASIC3 A3PE3000) für den Einsatz in einem Wettersatelliten.
05/2016 – 11/2016: Jena-Optronik GmbH
• Aufgabe:
Entwicklung des RFC (Range Finder Controller) als Teil des LIDAR (Light Detection And Ranging)
Experiments zur automatischen Ankopplung eines autonomen Transport Vehikels an die ISS.
Realisierung in einem Microsemi FPGA vom Typ ProASIC3 A3PE3000 und RTAX2000SL.
Verifikation durch Simulation mit selbstentwickelter Testbench und durch Hardware-Tests.
04/2016 – 05/2016: Chip Design Dresden
• Aufgabe:
Entwicklung und Integration eines Kommunikationsmoduls mit den Blöcken
TM/TC I/F, TC DEC/EXEC und HIGH RATE TM GEN, Implementierung eines Registersatzes,
Erstellung und Integration des Moduls "Scan Profile Table" und FDIR in VHDL für einen
FPGA von Microsemi (RTAX2000SL bzw. ProASIC3 A3PE3000) für den Einsatz in einem
Wettersatelliten bei der Firma Jena-Optronik GmbH.
01/2016 – 03/2016: MAZeT GmbH (Jena)
• Aufgabe:
Entwicklung einer Zusatzfunktion zum bytegenauen Schreiben von Daten über 1GB-Ethernet
in den 16 GB großen DDR3-SDRAM vom vorhergehenden Projekt bei der MAZeT GmbH.
Verifikation durch Simulation und Hardware-Test.
09/2013 – 12/2015: MAZeT GmbH (Jena)
• Aufgabe:
Entwicklung eines FPGAs zur Speicherung, Dekomprimierung und Ausgabe von
Belichtungsdaten für eine Leiterplatten-Laser-Direktbelichtungsanlage.
Die komprimierten Belichtungsdaten werden über eine 1 Gigabit/s Ethernet-Schnittstelle
geladen und in zwei 8 GByte großen DDR3-800 SODIMM Speichermodulen verwaltet.
Die dekomprimierten Daten werden über drei XAUI-Schnittstellen mit 30 Gigabit/s der
nachfolgenden Belichtungsbaugruppe zugeführt. Der FPGA ist vom Typ Xilinx Artix XC7A200T.
Verifikation durch Simulation mit selbst entwickelter Testbench und Erprobung am Prototyp.
01/2013 – 08/2013: MAZeT GmbH (Jena)
• Aufgabe:
Entwicklung des LRF (Laser Range Finder) als Teil des LIDAR (Light Detection And Ranging)
ATV5-Experiments zur automatischen Ankopplung eines autonomen Transport Vehikels an die ISS.
Realisierung in einem Microsemi FPGA vom Typ ProASIC3L RT3PE3000L.
Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
Finale Erprobung im Orbit.
09/2018 – 02/2019: Jena-Optronik GmbH
• Aufgabe:
Zweites Redesign für neue und geänderte Requirements des RFC
(Range Finder Controller) als Teil des LIDAR (Light Detection And
Ranging) Experiments zur automatischen Ankopplung eines autono-
men Transport Vehikels an die ISS. Realisierung in einem Micro-
semi FPGA vom Typ ProASIC3 A3PE3000 und RTAX2000SL.
Verifikation durch Simulation mit selbstentwickelter Testbench und
durch Hardware-Tests.
08/2018 – 11/2018: Laser Imaging Systems GmbH & Co.KG (Jena)
• Aufgabe:
VHDL-Entwicklung des Blocks RL_Pattern_Decoder mit Prozessor-
interface, Busadapter, Linebuffer, RL-Decoder und Serializer mit
Matrix-Pixel-Ausgang für Xilinx-FPGAs der Typen Virtex-6 240T-2
und Kintex-7 160T-1. Entwicklung einer Block-Testbench und Test-
cases zur funktionellen Verifikation in VHDL.
06/2018 – 08/2018: Laser Imaging Systems GmbH & Co.KG (Jena)
• Aufgabe:
Hardware-Inbetriebnahme der PixelRAM5 Baugruppe mit Matrix-
pixel-Funktion. Testcase-Erstellung, Simulation und Implementierung
der Änderungen und Verifikation am Testplatz. FPGA: Xilinx Artix-7
XC7A200T-1.
03/2018 – 05/2018: Laser Imaging Systems GmbH & Co.KG (Jena)
• Aufgabe:
Einarbeitung in QSFP-Adapter Exposure Unit 5. VHDL-Entwicklung
und Verifikation auf Blockebene für verschiedene Blöcke im Virtex6-
FPGA auf der Exposure-Unit5 Baugruppe. Block: AOA_Channel
Module mit AOA_pattern_generator.
12/2017 – 02/2018: Jena-Optronik GmbH
• Aufgabe:
Erstes Redesign für neue und geänderte Requirements des RFC
(Range Finder Controller) als Teil des LIDAR (Light Detection And
Ranging) Experiments zur automatischen Ankopplung eines auto-
nomen Transport Vehikels an die ISS. Realisierung in einem
Microsemi FPGA vom Typ ProASIC3 A3PE3000 und RTAX2000SL.
Verifikation durch Simulation mit selbstentwickelter Testbench und
durch Hardware-Tests.
02/2017 – 11/2017: Laser Imaging Systems GmbH & Co.KG (Jena)
• Aufgabe:
Erweiterung eines bestehenden FPGA-Designs um einen 3x3 Pixel zu 4 Bit Converter
für 24 Decoder-Kanäle und Austausch der drei XAUI-Cores durch RXAUI-Cores zur
Verdopplung der Übertragungsrate von 3,125 auf 6,25 GBit/s auf den Übertagungsleitungen.
Der FPGA ist vom Typ Xilinx Artix XC7A200T. Verifikation durch Simulation mit
selbstentwickelter Testbench und Erprobung am Prototyp.
12/2016 – 01/2017: Jena-Optronik GmbH
• Aufgabe:
Anpassung Serial TM/TC Interface und Implementierung eines Interpolations- und
Extrapolationsfilters in VHDL für einen FPGA von Microsemi (RTAX2000SL bzw.
ProASIC3 A3PE3000) für den Einsatz in einem Wettersatelliten.
05/2016 – 11/2016: Jena-Optronik GmbH
• Aufgabe:
Entwicklung des RFC (Range Finder Controller) als Teil des LIDAR (Light Detection And Ranging)
Experiments zur automatischen Ankopplung eines autonomen Transport Vehikels an die ISS.
Realisierung in einem Microsemi FPGA vom Typ ProASIC3 A3PE3000 und RTAX2000SL.
Verifikation durch Simulation mit selbstentwickelter Testbench und durch Hardware-Tests.
04/2016 – 05/2016: Chip Design Dresden
• Aufgabe:
Entwicklung und Integration eines Kommunikationsmoduls mit den Blöcken
TM/TC I/F, TC DEC/EXEC und HIGH RATE TM GEN, Implementierung eines Registersatzes,
Erstellung und Integration des Moduls "Scan Profile Table" und FDIR in VHDL für einen
FPGA von Microsemi (RTAX2000SL bzw. ProASIC3 A3PE3000) für den Einsatz in einem
Wettersatelliten bei der Firma Jena-Optronik GmbH.
01/2016 – 03/2016: MAZeT GmbH (Jena)
• Aufgabe:
Entwicklung einer Zusatzfunktion zum bytegenauen Schreiben von Daten über 1GB-Ethernet
in den 16 GB großen DDR3-SDRAM vom vorhergehenden Projekt bei der MAZeT GmbH.
Verifikation durch Simulation und Hardware-Test.
09/2013 – 12/2015: MAZeT GmbH (Jena)
• Aufgabe:
Entwicklung eines FPGAs zur Speicherung, Dekomprimierung und Ausgabe von
Belichtungsdaten für eine Leiterplatten-Laser-Direktbelichtungsanlage.
Die komprimierten Belichtungsdaten werden über eine 1 Gigabit/s Ethernet-Schnittstelle
geladen und in zwei 8 GByte großen DDR3-800 SODIMM Speichermodulen verwaltet.
Die dekomprimierten Daten werden über drei XAUI-Schnittstellen mit 30 Gigabit/s der
nachfolgenden Belichtungsbaugruppe zugeführt. Der FPGA ist vom Typ Xilinx Artix XC7A200T.
Verifikation durch Simulation mit selbst entwickelter Testbench und Erprobung am Prototyp.
01/2013 – 08/2013: MAZeT GmbH (Jena)
• Aufgabe:
Entwicklung des LRF (Laser Range Finder) als Teil des LIDAR (Light Detection And Ranging)
ATV5-Experiments zur automatischen Ankopplung eines autonomen Transport Vehikels an die ISS.
Realisierung in einem Microsemi FPGA vom Typ ProASIC3L RT3PE3000L.
Verifikation durch Simulation mit selbst entwickelter Testbench und durch Hardware-Tests.
Finale Erprobung im Orbit.
Reisebereitschaft
Verfügbar in den Ländern
Deutschland
Für die Region um Jena, Saalfeld und Erfurt vor Ort Einsatz möglich, bei größeren Entfernungen überwiegend Remote-Tätigkeit.
